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时钟缓冲器芯片

简要描述:时钟缓冲器芯片时钟芯片是一种基于PLL的时钟发生器,采用ADPLL(全数字锁相环)技术,以实现的高频低相噪性能,并具备低功耗和高PSNR能力,可实现小于0.3ps RMS的相位抖动性能。

  • 产品型号:赛思
  • 厂商性质:生产厂家
  • 更新时间:2023-12-14
  • 访  问  量:1256
详情介绍

时钟缓冲器芯片时钟芯片一种基于PLL的时钟发生器采用ADPLL全数字锁相环技术,以实现的高频低相噪性能,并具备低功耗和高PSNR能力可实现小于0.3ps RMS的相位抖动性能。

输出差分100MHz125MHz156.25MHz和单端33.33MHz CPU时钟,同时输出625MHz缓冲参考时钟。

时钟缓冲器芯片

Ø 主要特性

l 7路单端LVCMOS输出,输出阻抗为30Ω

l 3LVPECL输出

-- 1路差分LVPECL输出对(QAnQA)的输出频率为156.25 MHz

-- 2路可选的差分LVPECL输出对(QBnQBQCnQC)的输出频率为100 MHz125 MHz

l 1路单端LVCMOS输出(QD)的频率为33.33MHz CPU时钟

l 可选外部晶体或单端输入源

l 晶体振荡器接口用于25MHz晶体

l DCO频率:2.5GHz

l 125MHz下的RMS相位抖动,使用25MHz晶体(12kHz~20MHz):0.188ps(典型

l 电源噪声抑制PSNR-70dB

l +3.3 V电源电压

l -40°C85°C环境工作温度

l 无铅(RoHS 6)封

l 40引脚VFQFN封装6.0 × 6.0 × 0.85mm

Ø  时钟芯片应用场景

l 无线基站

l 以太网线卡,交换机和路由器

l SCSISATAand PCI-express

l 低抖动,低相噪时钟发生器





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